可測性總線 第一部分：標準測試存取口與邊界掃描結構 現行
Testability bus -Part 1:Standard test access port and boundary scan architecture
標準號：SJ/T 10566-1994
基本信息
標準號：SJ/T 10566-1994
發布時間：1994-08-08
實施時間：1994-12-01
首發日期：
出版單位：電子技術標準化研究查看詳情>
起草人：劉家松、鄧平
出版機構：電子技術標準化研究
標準分類： 技術管理
起草單位：天津大學、北京自動測試技術研究所
歸口單位：電子工業部標準化研究所
發布部門：中華人民共和國電子工業部
標準簡介
本標準規定了數字集成電路和模擬/數字混合集成電路的數字部分用的測試存取口（TAP）與邊界掃描結構。本標準規定的測試邏輯可包含在集成電路內，由一個邊界掃描寄存器和若干其它塊構成，并可通過測試存取口進行存齲本標準適用于在集成電路組裝在一塊印制電路板或其它基底上后測試集成電路間的互連性、測試集成電路本身和在這個器件正常工作期間觀測或修改電路的動作。
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